Transparentne testowanie pamięci RAM oparte na charakterystyce adresowej

Badania

Zaproponowana podejście do transparentnego testowania pamięci wykorzystujące charakterystykę adresową oprócz zmniejszenia złożoności testu pozwala również zwiększyć wydajność testu w odniesieniu do implementacji tradycyjnej. Można to osiągnąć poprzez porównanie wartości sygnatur nie na końcu testu, jak to ma miejsce w tradycyjnym podejściu testowania transparentnego, ale po każdej jego fazie. Jak zostało stwierdzone w punkcie poprzednim tradycyjne testy krokowe zmieniają zawartość pamięci z postaci D na D* i odwrotnie. Zatem po zakończeniu każdej fazy aktualna zawartość pamięci (w wypadku pamięci działającej poprawnie) to D lub D*. Na podstawie (2) wiadomo, iż w wypadku pamięci o rozmiarze N = 2^m – 1 sygnatura odniesienia wyliczona na podstawie zawartości D jest równa sygnaturze wyznaczonej na podstawie zawartości D*. Zatem nic nie stoi na przeszkodzie aby sygnatura robocza była wyznaczana w każdej fazie testu i porównywana z sygnaturą odniesienia S_R po każdej zakończonej fazie. Podejście takie pozwala zmniejszyć liczbę maskowań uszkodzeń jakie mogą mieć miejsce w podejściu tradycyjnym, a tym samym zwiększyć końcową wydajność procesu testowania. Niejasność może się pojawić w wypadku testów w których fazy zawierają więcej niż jedno polecenia odczytu, np. March B: {((w0); ((r0,w1,r1,w0,r0,w1);((r1,w0,w1); (r1,w0,w1,w0);(r0,w1,w0)}. Faza druga powyższego testu zawiera trzy polecenia odczytu. W wersji transparentnej będzie miała postać: ((rd,wd*,rd*,wd,rd,wd*) lub po wykluczeniu wszystkich poleceń zapisu ((rd,rd*rd). Może powstać pytanie, którego polecenia odczytu użyć do wyznaczenia sygnatury roboczej? Jest oczywiste, iż w wypadku uszkodzeń złożonych (np. CF) pierwsze polecenie odczytu ma większe znaczenie niż pozostałe i to ono powinno być traktowane w sposób priorytetowy. Odczytana wartość w pierwszym poleceniu może służyć jako wartość odniesienia (porównawcza) dla kolejnych poleceń występujących w danej fazie. 

Poniżej przedstawione jest porównanie wydajności testów transparentnych realizowanych z zastosowaniem techniki SAODC w odniesieniu do testów realizowanych techniką standardową. Badania przeprowadzone zostały dla wielokrotnych uszkodzeń sklejeniowych SAF do wykrywania których użyty został test MATS+. W realizacji standardowej jako wielomian wyliczania sygnatur przyjęto wielomian postaci: φ (x) = x³ + x + 1.

Tab.2. Porównanie wydajności techniki tradycyjnej i techniki SAODC:

Z wyników przedstawionych w tab. 2 widać, iż nawet w wypadku tak prostego testu jakim jest MATS+ testowanie wykorzystujące charakterystykę adresową pamięci pozwala w sposób znaczący zwiększyć wydajność testu. W wypadku uszkodzeń podwójnych i przyjętego wielomianu, tradycyjne podejście pozwala wykryć około 87% sytuacji błędnie działającej pamięci, podczas gdy podejście oparte o SAODC i sprawdzanie sygnatury po każdej fazie testu pozwala wykryć 100% takich przypadków. Różnicę w efektywności można również zauważyć w wypadku wielokrotnych uszkodzeń SAF, gdzie liczba występujących jednocześnie uszkodzeń jest większa od 2. Również tutaj przedstawiana technika testowania okazuje się w sposób zauważalny bardziej efektywna od podejścia tradycyjnego.

Podsumowanie

W artykule zaproponowane zostało wykorzystanie techniki testowania pamięci opartej o charakterystykę adresową SAODC (Self-Adjusting Output Data Compression) [13] do testowania transparentnego. Zostały wskazane zalety powyższego podejścia w stosunku do podejścia tradycyjnego. Podejście wykorzystujące technikę SAODC umożliwia skrócenie testu, jak również w prosty sposób zwiększenie jego efektywności. Skrócenie testu dokonuje się poprzez ograniczenie do jednej instrukcji fazy wyliczania sygnatury odniesienia, zaś zwiększenie efektywności realizowane jest poprzez sprawdzenie wartości sygnatury po każdej fazie testu krokowego.

Literatura:

[1] Bardell P., McAnney W., Savir J.: Built In Test for VLSI: Pseudorandom Techniques, New York: John Wiley & Sons, 1987.

[2] Dekker, R., Beenker, F., and Thijssen, L.: Realistic Built-In Self-Test for Static RAMs. IEEE Des. Test Vol. 6, No. 1, 1989, pp. 26–34.

[3] Jain, S., Stroud, C.: Built-in Self Testing of Embedded Memories. IEEE Des. Test Vol. 3, No. 5, 1986, pp. 27–37.

[4] Rajsuman, R. RAMBIST builder: a methodology for automatic builtin self-test design of embedded RAMs. In Proceedings of the IEEE international Workshop on Memory Technology, Design and Testing (MTDT ‘96) (August 13–14, 1996). MTDT. IEEE Computer Society, Washington, DC, p. 50.

[5] Treuer, R. and Agarwal, V. K.: Built-In Self-Diagnosis for Repairable Embedded RAMs. IEEE Des. Test Vol. 10, No. 2, 1993, pp. 24–33.

[6] Chen T., Sunada G.: Design of a self-testing and self-repairing structure for highly hierarchical ultra-large capacity memory chips. IEEE Trans. VLSI Syst. Vol. 1 No. 2: 1993, pp. 88–97.

[7] Le K. T., Saluja K. K.: A Novel Approach for Testing Memories Using a Built-In Self Testing Technique. In Proceedings of the IEEE International Test Conference, Washington, DC, 1986, pp. 830–839.

[8] Van de Goor A. J.: Testing Semiconductor Memories, Theory and Practice, Chichester, John Wiley & Sons, 1991.

[9] Nicolaidis M: Transparent BIST for RAMs. In Proceedings of the IEEE International Test Conference, Baltimore, MD, 1992: pp. 598–607.

[10] Cockburn, B. F., Sat, Y. N.: Synthesized Transparent BIST for Detecting Scrambled Pattern-Sensitive Faults in RAMs. In Proceedings of the IEEE international Test Conference on Driving Down the Cost of Test Washington, DC, 1995. pp. 23–32.

[11] Yarmolik V. N., Murashko I.A., Kummert A. Ivaniuk A.A.: Transparent testing of Digital Memories, Minsk Bielarus, Bestprint, 2005, 230p.

[12] Hellebrand S., Wunderlich H.J., Yarmolik V. N.: Symmetric transparent BIST for RAMs. DATE’99: In Proceedings of the conference on Design, Automation and Test in Europe, pp. 135, New York, NY, USA, 1999. ACM Press.

[13] Yarmolik, V. N., Hellebrand, S., and Wunderlich, H.: Self-adjusting output data compression: an efficient BIST technique for RAMs. In Proceedings of the Conference on Design, Automation and Test in Europe Paris 1998. Design, Automation, and Test in Europe. IEEE Computer Society, Washington, DC, pp. 173–179.

[14] Sosnowski J.: Testowanie i niezawodność systemów komputerowych. Akademicka oficyna wydawnicza EXIT, 2005.