Wyzwania w projektowaniu chipów 3D

Wraz ze wzrostem funkcjonalności elektronicznych gadżetów, muszą one mieścić coraz więcej tranzystorów na ograniczonej przestrzeni. Na rynku konsumenckim istnieje ogromny popyt na coraz mniejsze urządzenia i w celu zaspokojenia tego popytu technologia chipów musi być ciągle doskonalona.

Dzięki zastosowaniu technologii projektowania 3D możliwe jest zmieszczenie znacznie większej ilości tranzystorów w pojedynczym układzie niż w tradycyjnym układzie 2D. Chip 3D to układ scalony, który zawiera trójwymiarowy szereg połączonych ze sobą urządzeń. Istnieją jednak wyzwania w ich projektowaniu, które należy przezwyciężyć zanim chipy 3D staną się rzeczywistością.

Na Konferencji IEEE (Institute of Electrical and Electronics Engineers) w lutym bieżącego roku inżynierowie z IMEC (Interuniversity Microelectronics Centre) przedstawili kilka kluczowych wyzwań w projektowaniu chipów 3D, które tworzone są przez układanie w stos warstw krzemu za pomocą pionowych miedzianych łączy o nazwie TSVs (through-silicon vias). IMEC jest jednym z największych w Europie ośrodków niezależnych badań w dziedzinie nano-elektroniki i nanotechnologii. Pracuje w nim ponad 1650 osób z całego świata.

Dzięki wykorzystaniu łączy TSVs można wytworzyć większą przepustowość pamięci. Tradycyjne łącza mają znaczne limity przepustowości i potrzebują więcej przestrzeni. To ogranicza szybkość przetwarzania i zużycie energii przy jednoczesnym zwiększeniu opóźnień, co z kolei tworzy tzw. „wąskie gardła” w przepustowości. Ponieważ łącza TSVs są zwykle umieszczane 200 mikrometrów od siebie, "wąskie gardła" mogą być znacznie zredukowane.

Jednak problemem TSVs jest ich przegrzewanie się, ponieważ charakterystyki termiczne są trzykrotnie bardziej krytyczne w strukturach chipów 3D w porównaniu z 2D. Słabo przewodzące kleje, które utrzymają strukturę cienkich warstw, powodują nierównomierne rozdzielanie ciepła przez układ, powodując tym samym powstawanie gorących punktów. Może to powodować problemy z niezawodnością mikroprocesora oraz uszkodzenia danych.



Kolejnym problematycznym czynnikiem są naprężenia mechaniczne, jako że miedź na połączeniach TSVs kurczy się szybciej podczas chłodzenia niż krzem. Zbyt duże naprężenia mogą utrudniać działanie tranzystora.

Ulokowanie TSVs przy tranzystorach na chipie może również zmieniać parametry chipa, takie jak napięcie progowe i przepływ prądu. Projektanci musieliby wyrównywać to poprzez tworzenie pustych obszarów w układzie.

Projektanci chipów 3D będą musieli rozważyć wszystkie te czynniki i starannie wyważyć koszty zmian w architekturze, której wymaga TSVs, aby osiagnąć jakiekolwiek znaczące korzyści z chipów 3D.

Więcej informacji

Źródło: PhysOrg.com